- Rangkaian Simulasi
- Jurnal
2. Hardware[kembali]
4. Analisa[kembali]
Apa yang terjadi jika input dari clock JK flip flop 2, 3, dan 4 berasal dari Q' flip flop sebelumnya?
Pada percobaan JK flip flop diberikan input logika high pada kedua kaki inputnya seingga output yang dihasilkan oleh JK flip flop adalah toogle. Pada kondisi toogle Output JK flip flop akan selalu berubah namun output dari Q dan Q' berlawanan. Jadi ketika input JK flip flop 2,3, dan 4 berasal dari Q' flip flop sebelumnya LED tetap bisa menyala menunjukan indikator bit tetapi tidak akan berurutan sesuai dengan urutan bit bit dari yang terkecil hingga yang terbesar
5. Link Download[kembali]
Video [di sini]
HTML [di sini]
File Rangkaian [di sini]
Tidak ada komentar:
Posting Komentar